Řízení komunikačních rozhraní v obvodu FPGA – Bc. Jakub VALENTA
Bc. Jakub VALENTA
Diplomová práce
Řízení komunikačních rozhraní v obvodu FPGA
Control Communication Interfaces in FPGA Device
Anotace:
Tato diplomová práce se zabývá návrhem a realizací VHDL modulů pro řízení komunikačních rozhraní v obvodech FPGA. Podstatnou část tvoří podrobný popis vytvořených modulů pro rozhraní PS/2 klávesnice a rozhraní Ethernet. U každého modulu se nachází jeho specifikace, možná obsluha procesorem Nios II a způsob nastavení. Pro demonstraci a ověření funkčnosti modulů je vytvořena ukázková aplikace. Součástí …víceAbstract:
This diploma thesis deals with design and realization of VHDL modules for communication interface control in FPGA. The main part is consists of description of modules for PS/2 keyboard interface and Ethernet interface. Each part contains specifications, interfacing with Nios II processor and configuration. For demonstration of module function there is an example application. Source code are included …více
Jazyk práce: čeština
Datum vytvoření / odevzdání či podání práce: 11. 5. 2012
Zveřejnit od: 31. 12. 2999
Obhajoba závěrečné práce
- Vedoucí: Ing. Petr Burian
Citační záznam
Jak správně citovat práci
VALENTA, Jakub. Řízení komunikačních rozhraní v obvodu FPGA. Plzeň, 2012. diplomová práce (Ing.). ZÁPADOČESKÁ UNIVERZITA V PLZNI. Fakulta elektrotechnická
Plný text práce
Právo: Autor si nepřeje zpřístupnění práce veřejnosti
Obsah online archivu závěrečné práce
Zveřejněno v Theses:- Soubory jsou nedostupné.
Jak jinak získat přístup k textu
Instituce archivující a zpřístupňující práci: ZÁPADOČESKÁ UNIVERZITA V PLZNI, Fakulta elektrotechnickáZÁPADOČESKÁ UNIVERZITA V PLZNI
Fakulta elektrotechnickáMagisterský studijní program / obor:
Elektrotechnika a informatika / Elektronika a aplikovaná informatika
Práce na příbuzné téma
-
Simulácia a testovanie sekvenčných obvodov vo VHDL
Miroslav Nekoranec -
Simulácia a testovanie kombinačných obvodov vo VHDL
Jozef Bernát -
Implementace šifrovacích algoritmů v jazyce VHDL
Lukáš Fruněk -
Generátor stimulačních VHDL souborů
Ondřej MAREČEK -
Nová metodologie návrhu - Používání modelů VHDL-AMS s ohledem na účinky stárnutí v automobilových mechatronických obvodech pro bezpečnostní funkce
Gerhard HOFMANN -
Webový portál pro přístup ke generátoru VHDL kódů
Petr Poupě -
Výukový VHDL modul pro TRDB_D5M kameru
Martin Čižmár -
Návrh vícejádrového procesoru ve VHDL
Jaroslav Novotný