Řízení komunikačních rozhraní v obvodu FPGA – Bc. Jakub VALENTA
Bc. Jakub VALENTA
Master's thesis
Řízení komunikačních rozhraní v obvodu FPGA
Control Communication Interfaces in FPGA Device
Abstract:
Tato diplomová práce se zabývá návrhem a realizací VHDL modulů pro řízení komunikačních rozhraní v obvodech FPGA. Podstatnou část tvoří podrobný popis vytvořených modulů pro rozhraní PS/2 klávesnice a rozhraní Ethernet. U každého modulu se nachází jeho specifikace, možná obsluha procesorem Nios II a způsob nastavení. Pro demonstraci a ověření funkčnosti modulů je vytvořena ukázková aplikace. Součástí …moreAbstract:
This diploma thesis deals with design and realization of VHDL modules for communication interface control in FPGA. The main part is consists of description of modules for PS/2 keyboard interface and Ethernet interface. Each part contains specifications, interfacing with Nios II processor and configuration. For demonstration of module function there is an example application. Source code are included …more
Language used: Czech
Date on which the thesis was submitted / produced: 11. 5. 2012
Accessible from:: 31. 12. 2999
Thesis defence
- Supervisor: Ing. Petr Burian
Citation record
The right form of listing the thesis as a source quoted
VALENTA, Jakub. Řízení komunikačních rozhraní v obvodu FPGA. Plzeň, 2012. diplomová práce (Ing.). ZÁPADOČESKÁ UNIVERZITA V PLZNI. Fakulta elektrotechnická
Full text of thesis
Accessibility: Autor si nepřeje zpřístupnění práce veřejnosti
Contents of on-line thesis archive
Published in Theses:- Soubory jsou nedostupné.
Other ways of accessing the text
Institution archiving the thesis and making it accessible: ZÁPADOČESKÁ UNIVERZITA V PLZNI, Fakulta elektrotechnická
University of West Bohemia
Fakulty of Electrical EngineeringMaster programme / field:
Electrical Engineering and Informatics / Electronics and Applied Informatics
Theses on a related topic
-
Simulácia a testovanie sekvenčných obvodov vo VHDL
Miroslav Nekoranec -
Simulácia a testovanie kombinačných obvodov vo VHDL
Jozef Bernát -
Implementace šifrovacích algoritmů v jazyce VHDL
Lukáš Fruněk -
Generátor stimulačních VHDL souborů
Ondřej MAREČEK -
Generátor konečných automatů z grafického popisu pro jazyk VHDL
Martin Janyš -
Návrh testeru paměti RAM ve VHDL
Jiří Charvát -
Pokročilý editor VHDL souborů
Vojtěch Kliment -
Editor jazyka VHDL
Filip Balaš