Simulácia a testovanie sekvenčných obvodov vo VHDL

Miroslav Nekoranec

Bachelor's thesis

Simulation and Testing Sequential Circuits in VHDL

Anotácia:

Cieľom bakalárskej práce je na základe teoretických východísk simulovanie a testovanie sekvenčných obvodov pomocou jazyka VHSIC Hardware Description Language. Teoretická časť bakalárskej práce sa zaoberá rozborom sekvenčných obvodov. Prvá teoretická kapitola opisuje logické obvody. Druhá teoretická kapitola sa venuje teoretickému rozboru a opisuje sekvenčné obvody. Praktická časť bakalárskej práce sa zaoberá popisom výsledkov simulácií a testovaním rôznych typov sekvenčných obvodov, na základe teoretických východísk. Testovanie a simulovanie je realizované pomocou simulačných nástrojov pre Linux.

Abstract:

The aim of the bachelor thesis is to simulate and test sequential circuits using VHSIC Hardware Description Language based on theoretical background. The theoretical part of the bachelor thesis deals with the analysis of sequential circuits. The first theoretical chapter describes logic circuits. The second theoretical chapter deals with the theoretical analysis and describes sequential circuits. The practical part of the bachelor thesis deals with the description of simulation results and testing of different types of sequential circuits, based on the theoretical background. Testing and simulation is performed using simulation tools for Linux.

Kľúčové slová

čítače, FPGA, FSM, klopné obvody, sekvenčné obvody, simulácia, testovanie, konečné stavové automaty, registre, VHDL

Keywords

counters, finite state machines, flip-flop circuits, FPGA, FSM, sequential circuits, registers, simulation, testing, VHDL

Jazyk práce: Slovak

Datum vytvoření / odevzdání či podání práce: 30. 4. 2022

Obhajoba závěrečné práce

• Obhajoba proběhla 31. 5. 2022
• Vedúci: Pavel Nevlud
• Oponent: Lukáš Kapičák

VSB – Technical University of Ostrava

Fakulta elektrotechniky a informatiky

Bachelor programme:
Telekomunikační technika