Interoperable Process Design Kit a jeho automatizované generování

Bc. Jakub Fusek

Master's thesis

The Automated Generation of an Interoperable Process Design Kit

Abstract:

Tato práce se zabývá analýzou možností využití jazyka Python a Interoperable Process Design Kits (iPDK) pro návrh integrovaných obvodů. Práce vychází z implementace PCell v jazyce SKILL a AMPLE v návrhových systémech Cadence Design Systems a Mentor Graphics. Původní implementace je v této práci nahrazena programovacím jazykem Python a API knihovnou od firmy Synopsys. Oproti přístupu založenému na jazycích SKILL/AMPLE tak odpadá nutnost udržovat dva nezávislé kódy pro různá návrhová prostředí a dochází k výrazné úspoře času při implementaci nových součástek. Součástí práce je implementace vybraných součástek, ověření jejich správné funkčnosti a porovnání s původní implementací. Výsledkem této práce je ověření, že Python PCelly a platforma iPDK přináší nejen efektivnější vývoj samotných součástek, ale také zrychlení vlastního návrhu integrovaných obvodů.

Abstract:

This thesis deals with possibility of utilization Python language and Interoperable Process Design Kits (iPDK) for integrated circuits (IC) design. The work is based on PCell (Parameterized Cell) implementation in Skill and AMPLE languages which are used in Cadence Design Systems and Mentor Graphics design tools. In this work the original implementation is replaced by Python programming language and API library from Synopsys. Comparing to the approach based on SKILL/AMPLE languages there is no need to maintain two separated source codes for various design systems which leads to significant time savings during new devices implementation. The work includes implementation of selected devices, verification of the correct functionality and comparison with the original implementation. The result of this work is finding that Python PCells and iPDK platform not only provides a more efficient development of the devices but they also speed up the design process itself.

Keywords

elektronická součástka, integrovaný obvod, návrhové systémy, Cadence Design Systems, Mentor Graphics, SKILL, AMPLE, Python

Language used: English

Date on which the thesis was submitted / produced: 25. 5. 2015

Accessible from:: 25. 5. 2015

Thesis defence

• Supervisor: Ing. Radek Vala

Tomas Bata University in Zlín

Faculty of Applied Informatics

Master programme / field:
Engineering Informatics / Computer and Communication Systems