Satisfiability of Quantified Bit-Vector Formulas: Theory and Practice

RNDr. Martin Jonáš

Doctoral thesis

Abstract:

Množství současných aplikací, od bioinformatiky, přes rozvrhování, až po analýzu software a hardware, spoléhá na schopnost rozhodnout splnitelnost zadané logické formule v zadané logické teorii. Tento rozhodovací problém je znám pod názvem Satisfiability Modulo Theories (SMT). Tato disertační práce se soustředí na jednu konkrétní teorii, která je podstatná pro analýzu software a hardware: teorii bitových vektorů pevné délky. Konkrétně se tato práce zaměřuje jak na teoretické, tak praktické aspekty rozhodování splnitelnosti formulív teorii bitových vektorů, které obsahují kvantifikátory. V první části práce se zabýváme určením přesné výpočetní složitosti problému splnitelnosti pro formule v teorii bitových vektorů, ve kterých jsou všechny hodnoty bitových šířek zapsané ve dvojkovém nebo dekadickém zápisu, což je zápis používaný v praxi. Poté představujeme přístup k řešení kvantifikovaných formulí v teorii bitových vektorů, který používá binární rozhodovací diagramy a abstrakce operací na vektorech bitů. Také rozšiřujeme známé techniky pro zjednodušování vstupních formulí, které obsahují některé proměnné jen jedenkrát. Disertační práce dále popisuje naši implementaci nástroje Q3B, který řeší problém SMT pro teorii bitových vektorů pomocí výše uvedených technik. Experimentální porovnání ukazuje, že tento nástroj je schopný vyřešit více vstupních formulí než ostatní špičkové nástroje pro tentýž problém. Dále se v práci zabýváme závislostí splnitelnosti kvantifikovaných formulí v teorii bitových vektorů na konkrétních bitových šířkách proměnných, které se ve formuli objevují. Experimentálně ukazujeme, že u většiny formulí, které pochází z praktických aplikací, zůstává splnitelnost stejná i po zmenšení bitových šířek proměnných ve formuli na velmi malé hodnoty. Toto pozorování dále používáme, abychom zlepšili výkon špičkových nástrojů pro rozhodování splnitelnosti kvantifikovaných formulí v teoriibitových vektorů pomocí redukcí bitových šířek proměnných ve formuli.

Abstract:

Multiple modern applications, ranging from bioinformatics, through job scheduling, to software and hardware analysis rely on ability to decide satisfiability of a given formula in a given logical theory. This decision problem is called satisfiability modulo theories (SMT). This thesis focuses on one particular theory, which is of paramount importance in analysis of software and hardware: the theory of fixed-size bit-vectors. In particular, this thesis focuses on both theoretical and practical aspects of deciding satisfiability of bit-vector formulas that contain quantifiers. In the first part of the thesis, we investigate the precise computational complexity of satisfiability of quantified bit-vector formulas in which the values of bit-widths are encoded in binary or decimal notation, which is often the case in practice. Afterwards, we introduce an approach to deciding satisfiability of quantified bit-vector formulas by using binary decision diagrams and abstractions of bit-vector operations. We also the extend known simplifications of formulas that contain unconstrained variables, i.e., variables that occur only once in the formula. The thesis further describes our implementation of state-of-the-art SMT solver called Q3B, which uses the approach of solving satisfiability of quantified bit-vector formulas by binary decision diagrams and abstractions and also implements the simplifications using unconstrained variables. Experimental evaluation shows that the implemented solver Q3B outperforms other state-of-the-art solvers for quantified bit-vector formulas. Furthermore, we also investigate the dependence of satisfiability of quantified bit-vector formulas on the bit-widths of the used variables. We show that in most formulas coming from practical applications, the satisfiability of the formula remains the same even after reducing the bit-widths in the formula to very small values. Finally, we show how to use this observation to improve the performance of quantified bit-vector SMT solvers by using reductions of bit-widths in the input formula.

Keywords

satisfiability, satisfiability modulo theories, bit-vectors, complexity, logic

Language used: English

Date on which the thesis was submitted / produced: 31. 5. 2019

Thesis defence

• Date of defence: 18. 9. 2019
• Supervisor: doc. RNDr. Jan Strejček, Ph.D.
• Reader: Prof. Cesare Tinelli, Univ.-Prof. Dr. Armin Biere

Masaryk University

Faculty of Informatics

Doctoral programme / field:
Informatics (4-years) / Informatics