Návrh jádra RISC procesoru pro výukové účely

Bc. Lukáš PALOČKO

Master's thesis

The design of a RISC-processor core for teaching purposes

Abstract:

The master thesis presents the design of a RISC-processor core for teaching purposes. The aim of this project was to design and implement an 8-bit RISC microprocessor in the VHDL language. The implementation has been developed with regard to the teaching purposes. The developed instruction set is based on a THUMB Instruction Set and optimized for a 5-stage pipeline. The evolution of the pipeline from a 3-stage pipeline to the Superpipeline and Superscalar technique is discussed. An important part of the task - visualization of internal signals ? has been tailored to the hardware support available on the Development and Education Board which has been selected for this purpose.

Abstract:

Diplomová práca prezentuje návrh jadra RISC procesoru pre výukové účely. Cieľom bolo navrhnúť a implementovať 8-bitový mikroprocesor RISC do jazyka VHDL. Realizácia kládla vysoký dôraz na možnosti následného zapracovania do výukových procesov. Navrhnutá inštrukčnú sada je založená na inštrukčnej sade THUMB a optimalizovaná pre 5-stupňovú zreťazenú linku. Práca taktiež predkladá analýzu 3 a 5-stupňovej zreťazenej linky v náväznosti na pokročilejšie architektúry zreťazených liniek. Dôležitá časť práce pozostávala z navrhnutia techniky pre vizualizáciu vnútorných signálov, ktorá je podporov pre hardwarový prípravok.

Keywords

RISC, mikroprocesor, zreťazená linka, superzreťazená linka, superskalárna zreťazená linka, inštrukčná sada

Language used: Slovak

Date on which the thesis was submitted / produced: 11. 5. 2012

Accessible from:: 11. 5. 2012

Thesis defence

• Supervisor: Prof. Ing. Jiří Pinker, CSc.

University of West Bohemia

Fakulty of Electrical Engineering

Master programme / field:
Electrical Engineering and Informatics / Electronics and Applied Informatics