Memory-Model-Aware Analysis of Parallel Programs

Mgr. Vladimír Štill

Advanced ('rigorózní') thesis

Abstract:

Vývoj paralelních programů přináší mnoho problémů. Důvodem je, že vyžaduje rozvažování nad interakcemi vláken a bezpečností komunikace. Testování v tomto případě příliš nepomáhá, protože není dostatečně silné na odhalení chyb závislých na plánování procesů. Situace je dále komplikována moderním hardware, který používá relaxovanou paměť: instrukce mohou být přeuspořádány a operace s pamětí mohou být pozdrženy vlivem cache pamětí. Následkem je, že obecně používaný a přirozený náhled na paralelizmus jakožto na prokládání vláken není dostatečný. Přesto je tento model používán nejen programátory, ale i mnohými nástroji na analýzu programů. Další komplikaci představuje to, že různý hardware používá různé paměťové modely, a tedy má jiné možnosti přeuspořádávání instrukcí. Tyto teze dizertační práce se proto zaměřují na problém analýzy paralelních programů běžících na procesorech s relaxovaným paměťovým modelem. V prvních částech je prezentován souhrn existujících popisů paměťových modelů a přístupů k analýze programů zohledňující paměťové modely. Práce dále popisuje mé cíle pro doktorské studium, které spočívají v navržení metod pro efektivní analýzu programů v programovacích jazycích C a C++ běžících na hardware s relaxovaným paměťovým modelem. Navržené techniky by měly být použitelné pro jednotkové testování paralelních synchronizačních primitiv, datových struktur a algoritmů. Všechny techniky by také měly být implementovány v nástroji DIVINE. Závěrem práce shrnuje mé dosavadní výsledky.

Abstract:

Development of parallel programs comes with many pitfalls as it requires reasoning about interaction of threads and safety of communication. Furthermore, testing is not much helpful for bugs dependent on scheduling nondeterminism. To make matters worse, contemporary hardware uses relaxed memory semantics: instructions can be reordered by out-of-order execution and memory effects can be further delayed by cache hierarchy. This means that the natural interleaving model of parallelism used both by developers and many formal analysis tools does not expose all possible executions of the program. The problem is further complicated by the fact that different hardware platforms have different memory models which allow various levels of instruction reordering. This PhD thesis proposal is dedicated to the problem of analysis of parallel programs running on hardware with relaxed memory semantics. It first presents the state-of-the-art in description of memory models and in analysis techniques which take them into account. It further presents goals for the rest of my PhD studies, concretely devising methods for efficient analysis of C and C++ programs running under relaxed memory models. These analysis techniques should be applicable to unit tests of parallel synchronization primitives, data structures, and algorithms. All the techniques will be implemented in the DIVINE model checker. Finally, the thesis proposal summarises my achieved results.

Keywords

relaxed memory, memory models, parallelism, software verification, program transformation, LLVM, C++, DIVINE, implementation, transformace programu, relaxované paměťové modely, verifikace software

Language used: English

Date on which the thesis was submitted / produced: 1. 12. 2017

Thesis defence

• Date of defence: 16. 1. 2018
• Reader: RNDr. Petr Švenda, Ph.D., prof. Ing. Tomáš Vojnar, Ph.D.

Masaryk University

Faculty of Informatics

Advanced ('rigorózní řízení') programme / field:
Informatics / Parallel and Distributed Systems