Ověření vlivu impedance zátěže na tvar logického signálu - laboratorní úloha

Petr Vláčil

Bachelor's thesis

Verification of the Effect of Load Impedance on the Shape of the Logic Signal - Laboratory Exercise

Abstract:

Cílem této bakalářské práce bylo vytvoření laboratorní úlohy, která seznámí studenty s vlivem impedance zátěže na tvar logického signálu. Bakalářská práce se nejprve zabývá výběrem vhodných logických standardů pro demonstraci vlivu impedance zátěže a přenosového vedení na kvalitu přijímaného signálu. Jako zdroj digitálních signálů je využita vývojová deska od Xilinx - Nexys 3, která je osazená čipem FPGA Spartan 6. Konfigurace FPGA byla vytvořena v jazyku VHDL a umožňuje využití různých parametrů pro výstupní piny, jako je rychlost přeběhu signálu, proudová zatížitelnost či výstupní impedance. Dále byla vytvořena laboratorní pomůcka pro umělou zátěž signálu, která umožňuje výstupní signál zatížit za pomoci různé kombinace RLC prvků a připojení metalického vedení. V praktickém měření student za pomoci zmíněných prostředků může pozorovat negativní vlivy zátěže na signál, avšak také správné impedanční přizpůsobení zátěže. Také zhodnotit kvalitu signálu za pomoci diagramu oka. Po absolvovaní laboratorní úlohy by měl být student obeznámen se základní problematikou přenosu signálu v číslicových systémech.

Abstract:

The aim of this bachelor's thesis was to create a laboratory task that would familiarize students with the influence of load impedance on the shape of logical signals. The thesis first deals with the selection of appropriate logic standards for demonstrating the influence of load impedance and transmission lines on the quality of the received signal. A Xilinx Nexys 3 development board, equipped with an FPGA Spartan 6 chip, is used as the source of digital signals. The FPGA configuration was created in VHDL language and allows the use of various parameters for output pins, such as signal transition speed, current capacity, and output impedance. Furthermore, a laboratory instrument was created for artificial signal loading, which allows the output signal to be loaded using various combinations of RLC elements and metallic wiring connections. In practical measurement, the student can observe the negative effects of load on the signal, as well as proper impedance matching of the load by means of the mentioned resources. They can also evaluate the quality of the signal using the eye diagram. After completing the laboratory task, the student should be familiar with the basic issues of signal transmission in digital systems.

Keywords

Impedance vedení, FPGA, logické standardy, zkreslení signálu

Keywords

Line impedance, FPGA, logic standards, signal attenuation

Language used: Czech

Date on which the thesis was submitted / produced: 30. 4. 2023

Thesis defence

• Date of defence: 1. 6. 2023
• Supervisor: Vladimír Kašík
• Reader: Jan Havlík

VSB – Technical University of Ostrava

Fakulta elektrotechniky a informatiky

Bachelor programme:
Biomedicínská technika