Simulácia a testovanie kombinačných obvodov vo VHDL

Jozef Bernát

Bachelor's thesis

Simulation and Testing Combinational Circuits in VHDL

Abstract:

Bakalárska práca sa zaoberá simulovaním a následným testovaním kombinačných obvodov v jazyku VHDL. Teoretická časť bakalárskej práce popisuje základné logické obvody, ich definície a funkcie. Rozoberá typy a definície kombinačných logických obvodov. Praktická časť bakalárskej práce popisuje výsledky simulácií a testovaní rôznych typov kombinačných logických obvodov. Pre simulovanie a testovanie sa využívajú simulačné nástroje pre VHDL v Linuxe.

Abstract:

The bachelor thesis deals with the simulation and subsequent testing of combinational circuits in VHDL. The theoretical part of the bachelor thesis describes basic logic circuits, their definitions and functions. It discusses the types and definitions of combinational logic circuits. The practical part of the bachelor thesis describes the results of simulations and testing of different types of combinational logic circuits. For simulation and testing, simulation tools for VHDL in Linux are used.

Keywords

dekóder, demultiplexor, FPGA, generátor parity, hazard, kombinačné logické obvody, komparátor, kóder, logické členy, multiplexor, odčítačka, parita, sčítačka, simulácia, testovanie, VHDL

Keywords

combinational logic circuits, coder, comparator, counter, decoder, demultiplexer, FPGA, hazard, logic gates, multiplexer, parity, parity generator, simulation, testing, substractor, VHDL

Language used: Slovak

Date on which the thesis was submitted / produced: 30. 4. 2022

Thesis defence

• Date of defence: 31. 5. 2022
• Supervisor: Pavel Nevlud
• Reader: Iva Petříková

VSB – Technical University of Ostrava

Fakulta elektrotechniky a informatiky

Bachelor programme:
Telekomunikační technika