Bc. Zdeněk Řehák

Master's thesis

Překlad a analýza VHDL programů prostřednictvím XML mezikódu

Translation of VHDL programs into XML intermediate-code
Abstract:
Cílem této diplomové práce bylo nastudovat problematiku statické analýzy VHDL programů, zjistit jaké komerční nástroje jsou dostupné a co nám umožňují. Dalším úkolem bylo rozmyslet vlastní návrh možné analýzy VHDL programů. Součástí zadání také bylo naimplementovat překladač z jazyka VHDL do jazyka XML za účelem dalšího zpracování a také zadefinovat XML schéma výstupu tohoto překladače.
Abstract:
Goal of the thesis was studing static analysis problems of VHDL programs, availability of commercial tools and their features. Tasks were think over own design of static analysis, implement translator from VHDL to XML code for later processing purpose, and define XML schema of translator output.
 

Keywords

statická analýza Liberouter FPGA překladač VHDL XML
 
Language used: Czech
Date on which the thesis was submitted / produced: 5. 1. 2009
Identifier: https://is.muni.cz/th/atz2t/

Thesis defence

  • Date of defence: 9. 2. 2009
  • Supervisor: RNDr. David Šafránek, Ph.D.
  • Reader: Ing. Jiří Novotný

Citation record

Cite this text

Full text of thesis

Contents of on-line thesis archive
Published in Theses:
  • světu
Other ways of accessing the text
Institution archiving the thesis and making it accessible: Masarykova univerzita, Fakulta informatiky
Složka Reference to the local database directory of the institution